Knowledge Graphs, the Missing Link in Agentic AI-based Formal Verification
記事のポイント
📰ニュース
AIエージェントが形式検証でSystemVerilog Assertionsを生成する際に、知識グラフが有効な手法として提案されました。
🔍注目ポイント
仕様とRTLから構築された知識グラフが、LLMによるアサーション生成の精度と頑健性を大幅に向上させます。
🔮これからどうなる
半導体設計の検証プロセスが加速され、より高品質なチップ開発に貢献する可能性があります。
LLMは自然言語からSVAを生成できますが、仕様の曖昧さやRTLの詳細不足が課題でした。
本研究は、仕様、RTL、検証ツールのフィードバックから知識グラフを構築し、これを活用したマルチエージェントワークフローでSVAを生成・改善します。
構文修復、CEXによる修正、カバレッジに基づくプロパティ追加の3つのループで精度を高めます。
本研究は、仕様、RTL、検証ツールのフィードバックから知識グラフを構築し、これを活用したマルチエージェントワークフローでSVAを生成・改善します。
構文修復、CEXによる修正、カバレッジに基づくプロパティ追加の3つのループで精度を高めます。
LLMが半導体設計の検証に役立つのはすごいですね。知識グラフで曖昧さを解消し、設計の品質向上に貢献しそうです。エンジニアの作業効率が大きく変わるかもしれません。